TimeQuest Timing Analyzer report for VGAlogic Thu Feb 26 08:33:33 2015 Quartus II 32-bit Version 13.0.0 Build 156 04/24/2013 SJ Full Version --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. TimeQuest Timing Analyzer Summary 3. Parallel Compilation 4. SDC File List 5. Clocks 6. Slow 1200mV 85C Model Fmax Summary 7. Timing Closure Recommendations 8. Slow 1200mV 85C Model Setup Summary 9. Slow 1200mV 85C Model Hold Summary 10. Slow 1200mV 85C Model Recovery Summary 11. Slow 1200mV 85C Model Removal Summary 12. Slow 1200mV 85C Model Minimum Pulse Width Summary 13. Slow 1200mV 85C Model Setup: 'CLOCK_50' 14. Slow 1200mV 85C Model Hold: 'CLOCK_50' 15. Slow 1200mV 85C Model Minimum Pulse Width: 'CLOCK_50' 16. Setup Times 17. Hold Times 18. Clock to Output Times 19. Minimum Clock to Output Times 20. Slow 1200mV 85C Model Metastability Report 21. Slow 1200mV 0C Model Fmax Summary 22. Slow 1200mV 0C Model Setup Summary 23. Slow 1200mV 0C Model Hold Summary 24. Slow 1200mV 0C Model Recovery Summary 25. Slow 1200mV 0C Model Removal Summary 26. Slow 1200mV 0C Model Minimum Pulse Width Summary 27. Slow 1200mV 0C Model Setup: 'CLOCK_50' 28. Slow 1200mV 0C Model Hold: 'CLOCK_50' 29. Slow 1200mV 0C Model Minimum Pulse Width: 'CLOCK_50' 30. Setup Times 31. Hold Times 32. Clock to Output Times 33. Minimum Clock to Output Times 34. Slow 1200mV 0C Model Metastability Report 35. Fast 1200mV 0C Model Setup Summary 36. Fast 1200mV 0C Model Hold Summary 37. Fast 1200mV 0C Model Recovery Summary 38. Fast 1200mV 0C Model Removal Summary 39. Fast 1200mV 0C Model Minimum Pulse Width Summary 40. Fast 1200mV 0C Model Setup: 'CLOCK_50' 41. Fast 1200mV 0C Model Hold: 'CLOCK_50' 42. Fast 1200mV 0C Model Minimum Pulse Width: 'CLOCK_50' 43. Setup Times 44. Hold Times 45. Clock to Output Times 46. Minimum Clock to Output Times 47. Fast 1200mV 0C Model Metastability Report 48. Multicorner Timing Analysis Summary 49. Setup Times 50. Hold Times 51. Clock to Output Times 52. Minimum Clock to Output Times 53. Board Trace Model Assignments 54. Input Transition Times 55. Signal Integrity Metrics (Slow 1200mv 0c Model) 56. Signal Integrity Metrics (Slow 1200mv 85c Model) 57. Signal Integrity Metrics (Fast 1200mv 0c Model) 58. Setup Transfers 59. Hold Transfers 60. Report TCCS 61. Report RSKM 62. Unconstrained Paths 63. TimeQuest Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2013 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +--------------------------------------------------------------------------+ ; TimeQuest Timing Analyzer Summary ; +--------------------+-----------------------------------------------------+ ; Quartus II Version ; Version 13.0.0 Build 156 04/24/2013 SJ Full Version ; ; Revision Name ; VGAlogic ; ; Device Family ; Cyclone IV E ; ; Device Name ; EP4CE22F17C6 ; ; Timing Models ; Final ; ; Delay Model ; Combined ; ; Rise/Fall Delays ; Enabled ; +--------------------+-----------------------------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 2 ; ; Maximum allowed ; 2 ; ; ; ; ; Average used ; 1.00 ; ; Maximum used ; 2 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; ; Processor 2 ; < 0.1% ; +----------------------------+-------------+ +---------------------------------------------------+ ; SDC File List ; +---------------+--------+--------------------------+ ; SDC File Path ; Status ; Read at ; +---------------+--------+--------------------------+ ; VGAlogic.SDC ; OK ; Thu Feb 26 08:33:30 2015 ; +---------------+--------+--------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clocks ; +------------+------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+--------------+ ; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ; +------------+------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+--------------+ ; CLOCK_50 ; Base ; 20.000 ; 50.0 MHz ; 0.000 ; 10.000 ; ; ; ; ; ; ; ; ; ; ; { CLOCK_50 } ; +------------+------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+--------------+ +-----------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Fmax Summary ; +------------+-----------------+------------+---------------------------------------------------------------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+------------+---------------------------------------------------------------+ ; 273.37 MHz ; 250.0 MHz ; CLOCK_50 ; limit due to minimum period restriction (max I/O toggle rate) ; +------------+-----------------+------------+---------------------------------------------------------------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. ---------------------------------- ; Timing Closure Recommendations ; ---------------------------------- HTML report is unavailable in plain text report export. +-------------------------------------+ ; Slow 1200mV 85C Model Setup Summary ; +----------+--------+-----------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+-----------------+ ; CLOCK_50 ; 16.342 ; 0.000 ; +----------+--------+-----------------+ +------------------------------------+ ; Slow 1200mV 85C Model Hold Summary ; +----------+-------+-----------------+ ; Clock ; Slack ; End Point TNS ; +----------+-------+-----------------+ ; CLOCK_50 ; 0.298 ; 0.000 ; +----------+-------+-----------------+ ------------------------------------------ ; Slow 1200mV 85C Model Recovery Summary ; ------------------------------------------ No paths to report. ----------------------------------------- ; Slow 1200mV 85C Model Removal Summary ; ----------------------------------------- No paths to report. +---------------------------------------------------+ ; Slow 1200mV 85C Model Minimum Pulse Width Summary ; +----------+-------+--------------------------------+ ; Clock ; Slack ; End Point TNS ; +----------+-------+--------------------------------+ ; CLOCK_50 ; 9.486 ; 0.000 ; +----------+-------+--------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Setup: 'CLOCK_50' ; +--------+-------------------+--------------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+-------------------+--------------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; 16.342 ; counter[2] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.591 ; ; 16.348 ; counter[2] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.585 ; ; 16.405 ; pixel_w_index[4] ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a16~porta_address_reg0 ; CLOCK_50 ; CLOCK_50 ; 20.000 ; 0.223 ; 3.846 ; ; 16.441 ; counter[2] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.492 ; ; 16.441 ; counter[2] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.492 ; ; 16.444 ; counter[2] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.489 ; ; 16.447 ; counter[2] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.486 ; ; 16.460 ; counter[3] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.473 ; ; 16.466 ; counter[3] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.467 ; ; 16.530 ; counter[2] ; counter[12] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.401 ; ; 16.536 ; counter[2] ; counter[11] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.395 ; ; 16.559 ; counter[12] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.375 ; ; 16.559 ; counter[3] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.374 ; ; 16.559 ; counter[3] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.374 ; ; 16.562 ; counter[3] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.371 ; ; 16.565 ; counter[12] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.369 ; ; 16.565 ; counter[3] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.368 ; ; 16.572 ; counter[11] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.362 ; ; 16.578 ; counter[1] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.361 ; ; 16.578 ; counter[11] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.356 ; ; 16.583 ; counter[2] ; counter[8] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.348 ; ; 16.584 ; counter[1] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.355 ; ; 16.601 ; counter[7] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.332 ; ; 16.606 ; pixel_wen ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a8~porta_we_reg ; CLOCK_50 ; CLOCK_50 ; 20.000 ; 0.221 ; 3.643 ; ; 16.607 ; counter[7] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.326 ; ; 16.620 ; counter[3] ; counter[12] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.311 ; ; 16.652 ; pixel_w_index[0] ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a16~porta_address_reg0 ; CLOCK_50 ; CLOCK_50 ; 20.000 ; 0.223 ; 3.599 ; ; 16.654 ; counter[3] ; counter[11] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.277 ; ; 16.658 ; counter[12] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.276 ; ; 16.658 ; counter[12] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.276 ; ; 16.661 ; counter[12] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.273 ; ; 16.663 ; pixel_w_index[1] ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a16~porta_address_reg0 ; CLOCK_50 ; CLOCK_50 ; 20.000 ; 0.223 ; 3.588 ; ; 16.664 ; counter[12] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.270 ; ; 16.671 ; counter[11] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.263 ; ; 16.671 ; counter[11] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.263 ; ; 16.674 ; counter[11] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.260 ; ; 16.675 ; counter[6] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.258 ; ; 16.677 ; counter[1] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.262 ; ; 16.677 ; counter[1] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.262 ; ; 16.677 ; counter[11] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.257 ; ; 16.680 ; counter[1] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.259 ; ; 16.681 ; counter[6] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.252 ; ; 16.683 ; counter[1] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.256 ; ; 16.700 ; counter[7] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.233 ; ; 16.700 ; counter[7] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.233 ; ; 16.701 ; counter[3] ; counter[8] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.230 ; ; 16.703 ; counter[7] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.230 ; ; 16.706 ; counter[7] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.227 ; ; 16.711 ; counter[14] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.060 ; 3.224 ; ; 16.714 ; counter[2] ; counter[9] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.217 ; ; 16.717 ; counter[14] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.060 ; 3.218 ; ; 16.731 ; counter[2] ; counter[14] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.200 ; ; 16.731 ; counter[8] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.203 ; ; 16.737 ; counter[8] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 3.197 ; ; 16.747 ; counter[12] ; counter[12] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.063 ; 3.185 ; ; 16.753 ; counter[2] ; counter[10] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.178 ; ; 16.753 ; counter[12] ; counter[11] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.063 ; 3.179 ; ; 16.760 ; counter[11] ; counter[12] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.063 ; 3.172 ; ; 16.761 ; counter[5] ; counter[12] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.170 ; ; 16.766 ; counter[1] ; counter[12] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.058 ; 3.171 ; ; 16.766 ; counter[11] ; counter[11] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.063 ; 3.166 ; ; 16.768 ; counter[2] ; counter[13] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.163 ; ; 16.772 ; counter[1] ; counter[11] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.058 ; 3.165 ; ; 16.774 ; counter[6] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.159 ; ; 16.774 ; counter[6] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.159 ; ; 16.777 ; counter[6] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.156 ; ; 16.780 ; counter[6] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.153 ; ; 16.789 ; counter[7] ; counter[12] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.142 ; ; 16.793 ; counter[0] ; counter[11] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.059 ; 3.143 ; ; 16.794 ; counter[5] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.139 ; ; 16.795 ; counter[7] ; counter[11] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.136 ; ; 16.800 ; counter[12] ; counter[8] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.063 ; 3.132 ; ; 16.800 ; counter[5] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.062 ; 3.133 ; ; 16.800 ; counter[4] ; counter[11] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.131 ; ; 16.802 ; counter[0] ; counter[12] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.059 ; 3.134 ; ; 16.805 ; pixel_w_index[14] ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a8~porta_we_reg ; CLOCK_50 ; CLOCK_50 ; 20.000 ; 0.215 ; 3.438 ; ; 16.805 ; counter[9] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.060 ; 3.130 ; ; 16.810 ; counter[14] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.060 ; 3.125 ; ; 16.810 ; counter[14] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.060 ; 3.125 ; ; 16.810 ; counter[3] ; counter[14] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.121 ; ; 16.811 ; counter[9] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.060 ; 3.124 ; ; 16.812 ; pixel_in[0] ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a8~porta_we_reg ; CLOCK_50 ; CLOCK_50 ; 20.000 ; 0.215 ; 3.431 ; ; 16.812 ; counter[4] ; counter[12] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.064 ; 3.119 ; ; 16.813 ; counter[11] ; counter[8] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.063 ; 3.119 ; ; 16.813 ; counter[14] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.060 ; 3.122 ; ; 16.816 ; counter[14] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.060 ; 3.119 ; ; 16.819 ; counter[1] ; counter[8] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.058 ; 3.118 ; ; 16.830 ; counter[8] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.061 ; 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; 9.490 ; 9.720 ; 0.230 ; Low Pulse Width ; CLOCK_50 ; Rise ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a2~porta_we_reg ; ; 9.490 ; 9.720 ; 0.230 ; Low Pulse Width ; CLOCK_50 ; Rise ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a7~porta_address_reg0 ; ; 9.490 ; 9.720 ; 0.230 ; Low Pulse Width ; CLOCK_50 ; Rise ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a7~porta_datain_reg0 ; ; 9.490 ; 9.720 ; 0.230 ; Low Pulse Width ; CLOCK_50 ; Rise ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a7~porta_we_reg ; ; 9.569 ; 9.753 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; CLOCK_25 ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|address_reg_b[0] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|address_reg_b[1] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; counter[10] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; counter[13] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; counter[14] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; counter[1] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; counter[2] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; counter[3] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; counter[4] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; counter[5] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; counter[6] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; counter[7] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; counter[9] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; counter_go ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; pixel_in[3] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; pixel_in[5] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; pixel_in[6] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; pixel_w_index[0] ; ; 9.595 ; 9.779 ; 0.184 ; Low Pulse Width ; CLOCK_50 ; Rise ; pixel_w_index[1] ; +-------+--------------+----------------+-----------------+----------+------------+--------------------------------------------------------------------------------------------------------------+ +-----------------------------------------------------------------------+ ; Setup Times ; +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ ; KEY[*] ; CLOCK_50 ; 3.399 ; 3.977 ; Rise ; CLOCK_50 ; ; KEY[0] ; CLOCK_50 ; 3.399 ; 3.977 ; Rise ; CLOCK_50 ; ; KEY[1] ; CLOCK_50 ; 2.071 ; 2.197 ; Rise ; CLOCK_50 ; +-----------+------------+-------+-------+------------+-----------------+ +-------------------------------------------------------------------------+ ; Hold Times ; +-----------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+--------+------------+-----------------+ ; KEY[*] ; CLOCK_50 ; -0.463 ; -0.591 ; Rise ; CLOCK_50 ; ; KEY[0] ; CLOCK_50 ; -1.558 ; -2.068 ; Rise ; CLOCK_50 ; ; KEY[1] ; CLOCK_50 ; -0.463 ; -0.591 ; Rise ; CLOCK_50 ; +-----------+------------+--------+--------+------------+-----------------+ +-------------------------------------------------------------------------+ ; Clock to Output Times ; +-----------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+--------+------------+-----------------+ ; GPIO[*] ; CLOCK_50 ; 13.194 ; 12.908 ; Rise ; CLOCK_50 ; ; GPIO[9] ; CLOCK_50 ; 11.841 ; 11.858 ; Rise ; CLOCK_50 ; ; GPIO[11] ; CLOCK_50 ; 11.761 ; 11.735 ; Rise ; CLOCK_50 ; ; GPIO[13] ; CLOCK_50 ; 11.729 ; 11.725 ; Rise ; CLOCK_50 ; ; GPIO[15] ; CLOCK_50 ; 13.194 ; 12.908 ; Rise ; CLOCK_50 ; ; GPIO[17] ; CLOCK_50 ; 11.536 ; 11.540 ; Rise ; CLOCK_50 ; ; GPIO[19] ; CLOCK_50 ; 11.182 ; 11.180 ; Rise ; CLOCK_50 ; ; GPIO[21] ; CLOCK_50 ; 11.064 ; 11.057 ; Rise ; CLOCK_50 ; ; GPIO[23] ; CLOCK_50 ; 10.505 ; 10.477 ; Rise ; CLOCK_50 ; +-----------+------------+--------+--------+------------+-----------------+ +-----------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ ; GPIO[*] ; CLOCK_50 ; 6.367 ; 6.389 ; Rise ; CLOCK_50 ; ; GPIO[9] ; CLOCK_50 ; 7.277 ; 7.356 ; Rise ; CLOCK_50 ; ; GPIO[11] ; CLOCK_50 ; 6.797 ; 6.786 ; Rise ; CLOCK_50 ; ; GPIO[13] ; CLOCK_50 ; 7.174 ; 7.252 ; Rise ; CLOCK_50 ; ; GPIO[15] ; CLOCK_50 ; 8.807 ; 8.551 ; Rise ; CLOCK_50 ; ; GPIO[17] ; CLOCK_50 ; 6.817 ; 6.893 ; Rise ; CLOCK_50 ; ; GPIO[19] ; CLOCK_50 ; 6.623 ; 6.661 ; Rise ; CLOCK_50 ; ; GPIO[21] ; CLOCK_50 ; 6.813 ; 6.852 ; Rise ; CLOCK_50 ; ; GPIO[23] ; CLOCK_50 ; 6.367 ; 6.389 ; Rise ; CLOCK_50 ; +-----------+------------+-------+-------+------------+-----------------+ ---------------------------------------------- ; Slow 1200mV 85C Model Metastability Report ; ---------------------------------------------- No synchronizer chains to report. +-----------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Fmax Summary ; +------------+-----------------+------------+---------------------------------------------------------------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+------------+---------------------------------------------------------------+ ; 304.51 MHz ; 250.0 MHz ; CLOCK_50 ; limit due to minimum period restriction (max I/O toggle rate) ; +------------+-----------------+------------+---------------------------------------------------------------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. +------------------------------------+ ; Slow 1200mV 0C Model Setup Summary ; +----------+--------+----------------+ ; Clock ; Slack ; End Point TNS ; +----------+--------+----------------+ ; CLOCK_50 ; 16.716 ; 0.000 ; +----------+--------+----------------+ +-----------------------------------+ ; Slow 1200mV 0C Model Hold Summary ; +----------+-------+----------------+ ; Clock ; Slack ; End Point TNS ; +----------+-------+----------------+ ; CLOCK_50 ; 0.295 ; 0.000 ; +----------+-------+----------------+ ----------------------------------------- ; Slow 1200mV 0C Model Recovery Summary ; ----------------------------------------- No paths to report. ---------------------------------------- ; Slow 1200mV 0C Model Removal Summary ; ---------------------------------------- No paths to report. +--------------------------------------------------+ ; Slow 1200mV 0C Model Minimum Pulse Width Summary ; +----------+-------+-------------------------------+ ; Clock ; Slack ; End Point TNS ; +----------+-------+-------------------------------+ ; CLOCK_50 ; 9.485 ; 0.000 ; +----------+-------+-------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Setup: 'CLOCK_50' ; +--------+-------------------+--------------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+-------------------+--------------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; 16.716 ; counter[2] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.223 ; ; 16.717 ; counter[2] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.222 ; ; 16.766 ; pixel_w_index[4] ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a16~porta_address_reg0 ; CLOCK_50 ; CLOCK_50 ; 20.000 ; 0.194 ; 3.448 ; ; 16.797 ; counter[2] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.142 ; ; 16.799 ; counter[2] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.140 ; ; 16.802 ; counter[2] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.137 ; ; 16.804 ; counter[2] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.135 ; ; 16.836 ; counter[3] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.103 ; ; 16.837 ; counter[3] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.102 ; ; 16.903 ; pixel_wen ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a8~porta_we_reg ; CLOCK_50 ; CLOCK_50 ; 20.000 ; 0.193 ; 3.310 ; ; 16.912 ; counter[2] ; counter[12] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.057 ; 3.026 ; ; 16.917 ; counter[2] ; counter[11] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.057 ; 3.021 ; ; 16.917 ; counter[3] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.022 ; ; 16.919 ; counter[3] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.020 ; ; 16.922 ; counter[3] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.017 ; ; 16.923 ; counter[2] ; counter[8] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.057 ; 3.015 ; ; 16.924 ; counter[3] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 3.015 ; ; 16.930 ; counter[1] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.049 ; 3.016 ; ; 16.931 ; counter[1] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.049 ; 3.015 ; ; 16.951 ; counter[12] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.054 ; 2.990 ; ; 16.957 ; counter[12] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.054 ; 2.984 ; ; 16.960 ; counter[11] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.054 ; 2.981 ; ; 16.963 ; pixel_w_index[0] ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a16~porta_address_reg0 ; CLOCK_50 ; CLOCK_50 ; 20.000 ; 0.194 ; 3.251 ; ; 16.966 ; counter[11] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.054 ; 2.975 ; ; 16.989 ; counter[7] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 2.950 ; ; 16.993 ; pixel_w_index[1] ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a16~porta_address_reg0 ; CLOCK_50 ; CLOCK_50 ; 20.000 ; 0.194 ; 3.221 ; ; 16.995 ; counter[7] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 2.944 ; ; 17.011 ; counter[1] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.049 ; 2.935 ; ; 17.012 ; counter[6] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 2.927 ; ; 17.013 ; counter[6] ; counter[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 2.926 ; ; 17.013 ; counter[1] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.049 ; 2.933 ; ; 17.013 ; counter[3] ; counter[12] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.057 ; 2.925 ; ; 17.016 ; counter[1] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.049 ; 2.930 ; ; 17.018 ; counter[1] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.049 ; 2.928 ; ; 17.018 ; counter[3] ; counter[11] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.057 ; 2.920 ; ; 17.031 ; counter[12] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.054 ; 2.910 ; ; 17.032 ; counter[12] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.054 ; 2.909 ; ; 17.034 ; counter[12] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.054 ; 2.907 ; ; 17.038 ; counter[12] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.054 ; 2.903 ; ; 17.040 ; counter[11] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.054 ; 2.901 ; ; 17.041 ; counter[11] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.054 ; 2.900 ; ; 17.043 ; counter[11] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.054 ; 2.898 ; ; 17.043 ; counter[3] ; counter[8] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.057 ; 2.895 ; ; 17.047 ; counter[11] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.054 ; 2.894 ; ; 17.054 ; pixel_w_index[14] ; blockArray:pixelArray|altsyncram:array_rtl_0|altsyncram_46h1:auto_generated|ram_block1a8~porta_we_reg ; CLOCK_50 ; CLOCK_50 ; 20.000 ; 0.187 ; 3.153 ; ; 17.069 ; counter[7] ; counter[6] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 2.870 ; ; 17.070 ; counter[2] ; counter[9] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.058 ; 2.867 ; ; 17.070 ; counter[7] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 2.869 ; ; 17.072 ; counter[7] ; counter[4] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 2.867 ; ; 17.076 ; counter[7] ; counter[7] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 2.863 ; ; 17.085 ; counter[2] ; counter[14] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.058 ; 2.852 ; ; 17.087 ; counter[14] ; counter[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.053 ; 2.855 ; ; 17.093 ; counter[6] ; counter[5] ; CLOCK_50 ; CLOCK_50 ; 20.000 ; -0.056 ; 2.846 ; ; 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Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+--------+------------+-----------------+ ; KEY[*] ; CLOCK_50 ; -0.354 ; -0.591 ; Rise ; CLOCK_50 ; ; KEY[0] ; CLOCK_50 ; -0.858 ; -1.646 ; Rise ; CLOCK_50 ; ; KEY[1] ; CLOCK_50 ; -0.354 ; -0.591 ; Rise ; CLOCK_50 ; +-----------+------------+--------+--------+------------+-----------------+ +-------------------------------------------------------------------------+ ; Clock to Output Times ; +-----------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+--------+------------+-----------------+ ; GPIO[*] ; CLOCK_50 ; 13.194 ; 12.908 ; Rise ; CLOCK_50 ; ; GPIO[9] ; CLOCK_50 ; 11.841 ; 11.858 ; Rise ; CLOCK_50 ; ; GPIO[11] ; CLOCK_50 ; 11.761 ; 11.735 ; Rise ; CLOCK_50 ; ; GPIO[13] ; CLOCK_50 ; 11.729 ; 11.725 ; Rise ; CLOCK_50 ; ; GPIO[15] ; CLOCK_50 ; 13.194 ; 12.908 ; Rise ; CLOCK_50 ; ; GPIO[17] ; CLOCK_50 ; 11.536 ; 11.540 ; Rise ; CLOCK_50 ; ; GPIO[19] ; CLOCK_50 ; 11.182 ; 11.180 ; Rise ; CLOCK_50 ; ; GPIO[21] ; CLOCK_50 ; 11.064 ; 11.057 ; Rise ; CLOCK_50 ; ; GPIO[23] ; CLOCK_50 ; 10.505 ; 10.477 ; Rise ; CLOCK_50 ; +-----------+------------+--------+--------+------------+-----------------+ +-----------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ ; GPIO[*] ; CLOCK_50 ; 3.708 ; 3.780 ; Rise ; CLOCK_50 ; ; GPIO[9] ; CLOCK_50 ; 4.231 ; 4.400 ; Rise ; CLOCK_50 ; ; GPIO[11] ; CLOCK_50 ; 3.962 ; 4.061 ; Rise ; CLOCK_50 ; ; GPIO[13] ; CLOCK_50 ; 4.169 ; 4.337 ; Rise ; CLOCK_50 ; ; GPIO[15] ; CLOCK_50 ; 5.488 ; 5.342 ; Rise ; CLOCK_50 ; ; GPIO[17] ; CLOCK_50 ; 3.935 ; 4.067 ; Rise ; CLOCK_50 ; ; GPIO[19] ; CLOCK_50 ; 3.871 ; 3.961 ; Rise ; CLOCK_50 ; ; GPIO[21] ; CLOCK_50 ; 3.961 ; 4.084 ; Rise ; CLOCK_50 ; ; GPIO[23] ; CLOCK_50 ; 3.708 ; 3.780 ; Rise ; CLOCK_50 ; +-----------+------------+-------+-------+------------+-----------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Board Trace Model Assignments ; +---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ; +---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; GPIO[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[8] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[10] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[12] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[14] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[16] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[18] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[20] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[22] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[24] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[25] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[26] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[27] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[28] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[29] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[30] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[31] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[32] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[33] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[9] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[11] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[13] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[15] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[17] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[19] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[21] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO[23] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; ~ALTERA_nCEO~ ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ +----------------------------------------------------------------------------+ ; Input Transition Times ; +-------------------------+--------------+-----------------+-----------------+ ; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ; +-------------------------+--------------+-----------------+-----------------+ ; GPIO_IN[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO_IN[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[8] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[10] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[12] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[14] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[16] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[18] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[20] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[22] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[24] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[25] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[26] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[27] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[28] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[29] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[30] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[31] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[32] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[33] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[9] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[11] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[13] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[15] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[17] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[19] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[21] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO[23] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; CLOCK_50 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; KEY[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; KEY[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_ASDO_DATA1~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_FLASH_nCE_nCSO~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_DATA0~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +-------------------------+--------------+-----------------+-----------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Signal Integrity Metrics (Slow 1200mv 0c Model) ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; GPIO[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; ; GPIO[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; ; GPIO[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; ; GPIO[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; ; GPIO[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; ; GPIO[6] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; ; GPIO[8] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; ; GPIO[10] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; ; GPIO[12] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.24e-08 V ; 3.14 V ; -0.115 V ; 0.31 V ; 0.241 V ; 5.06e-10 s ; 4.37e-10 s ; No ; No ; 3.08 V ; 2.24e-08 V ; 3.14 V ; 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90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; GPIO[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[6] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[8] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[10] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[12] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[14] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[16] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[18] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[20] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[22] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[24] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[25] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[26] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[27] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[28] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.48 V ; -0.0173 V ; 0.356 V ; 0.324 V ; 3.89e-09 s ; 3.06e-09 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.48 V ; -0.0173 V ; 0.356 V ; 0.324 V ; 3.89e-09 s ; 3.06e-09 s ; No ; No ; ; GPIO[29] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[30] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[31] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[32] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[33] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[7] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[9] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[11] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[13] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[15] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.48 V ; -0.0173 V ; 0.356 V ; 0.324 V ; 3.89e-09 s ; 3.06e-09 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.48 V ; -0.0173 V ; 0.356 V ; 0.324 V ; 3.89e-09 s ; 3.06e-09 s ; No ; No ; ; GPIO[17] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[19] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[21] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO[23] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 6.54e-08 V ; 3.66 V ; -0.258 V ; 0.41 V ; 0.318 V ; 1.57e-10 s ; 2.15e-10 s ; No ; Yes ; 3.46 V ; 6.54e-08 V ; 3.66 V ; -0.258 V ; 0.41 V ; 0.318 V ; 1.57e-10 s ; 2.15e-10 s ; No ; Yes ; ; ~ALTERA_nCEO~ ; 2.5 V ; 0 s ; 0 s ; 2.62 V ; 3.54e-08 V ; 2.7 V ; -0.00943 V ; 0.276 V ; 0.035 V ; 3.19e-10 s ; 4.99e-10 s ; No ; Yes ; 2.62 V ; 3.54e-08 V ; 2.7 V ; -0.00943 V ; 0.276 V ; 0.035 V ; 3.19e-10 s ; 4.99e-10 s ; No ; Yes ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ +-------------------------------------------------------------------+ ; Setup Transfers ; +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ ; CLOCK_50 ; CLOCK_50 ; 952 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +-------------------------------------------------------------------+ ; Hold Transfers ; +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ ; CLOCK_50 ; CLOCK_50 ; 952 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. --------------- ; Report TCCS ; --------------- No dedicated SERDES Transmitter circuitry present in device or used in design --------------- ; Report RSKM ; --------------- No dedicated SERDES Receiver circuitry present in device or used in design +------------------------------------------------+ ; Unconstrained Paths ; +---------------------------------+-------+------+ ; Property ; Setup ; Hold ; +---------------------------------+-------+------+ ; Illegal Clocks ; 0 ; 0 ; ; Unconstrained Clocks ; 1 ; 1 ; ; Unconstrained Input Ports ; 2 ; 2 ; ; Unconstrained Input Port Paths ; 76 ; 76 ; ; Unconstrained Output Ports ; 10 ; 10 ; ; Unconstrained Output Port Paths ; 79 ; 79 ; +---------------------------------+-------+------+ +------------------------------------+ ; TimeQuest Timing Analyzer Messages ; +------------------------------------+ Info: ******************************************************************* Info: Running Quartus II 32-bit TimeQuest Timing Analyzer Info: Version 13.0.0 Build 156 04/24/2013 SJ Full Version Info: Processing started: Thu Feb 26 08:33:29 2015 Info: Command: quartus_sta VGAlogic -c VGAlogic Info: qsta_default_script.tcl version: #1 Info (20030): Parallel compilation is enabled and will use 2 of the 2 processors detected Info (21076): High junction temperature operating condition is not set. Assuming a default value of '85'. Info (21076): Low junction temperature operating condition is not set. Assuming a default value of '0'. Info (332104): Reading SDC File: 'VGAlogic.SDC' Info (332151): Clock uncertainty is not calculated until you update the timing netlist. Warning (332060): Node: CLOCK_25 was determined to be a clock but was found without an associated clock assignment. Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON Info: Analyzing Slow 1200mV 85C Model Info (332146): Worst-case setup slack is 16.342 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 16.342 0.000 CLOCK_50 Info (332146): Worst-case hold slack is 0.298 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 0.298 0.000 CLOCK_50 Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 9.486 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 9.486 0.000 CLOCK_50 Info: Analyzing Slow 1200mV 0C Model Info (334003): Started post-fitting delay annotation Info (334004): Delay annotation completed successfully Warning (332060): Node: CLOCK_25 was determined to be a clock but was found without an associated clock assignment. Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. Info (332146): Worst-case setup slack is 16.716 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 16.716 0.000 CLOCK_50 Info (332146): Worst-case hold slack is 0.295 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 0.295 0.000 CLOCK_50 Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 9.485 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 9.485 0.000 CLOCK_50 Info: Analyzing Fast 1200mV 0C Model Warning (332060): Node: CLOCK_25 was determined to be a clock but was found without an associated clock assignment. Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties. Info (332146): Worst-case setup slack is 17.714 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 17.714 0.000 CLOCK_50 Info (332146): Worst-case hold slack is 0.140 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 0.140 0.000 CLOCK_50 Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 9.207 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 9.207 0.000 CLOCK_50 Info (332102): Design is not fully constrained for setup requirements Info (332102): Design is not fully constrained for hold requirements Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 3 warnings Info: Peak virtual memory: 390 megabytes Info: Processing ended: Thu Feb 26 08:33:33 2015 Info: Elapsed time: 00:00:04 Info: Total CPU time (on all processors): 00:00:04